ESD는 두 물체 간에 전위 차이로 인해 순간적으로 방전이 일어나는 현상입니다.
이 방전이 반도체 내부 회로나 트랜지스터에 순간적인 전류 충격을 주면, 회로가 영구적으로 손상될 수 있습니다.
⚠️ ESD 파손이란?
ESD 파손은 정전기 방전으로 인해 **반도체 소자의 내부 구조(게이트 산화막, PN 접합 등)**가 열적 또는 전기적으로 파괴되는 현상을 말합니다.
ESD는 전류가 순간적으로 수~수십 암페어(A)에 달할 수 있습니다!
- 사람 손끝 → 수 kV 이상 축적 가능
- 고전압이 MOSFET의 게이트 산화막을 관통하거나
- 접합 파괴, 금속 배선 퓨징(fusing) 현상 등을 유발
🧠 ESD 파손 메커니즘 요약
구분 설명
| Gate oxide breakdown | 얇은 산화막(MOS 소자 등)이 고전압에 의해 절연 파괴됨 |
| Junction breakdown | PN 접합이 역전압에 의해 항복, 고장 발생 |
| Thermal melting | 방전 순간 고전류 → 금속 배선이 녹음 |
| Latch-up | CMOS 회로에서 고전류 경로가 형성되어 소자 파괴 |
🔋 ESD 파형의 특성
항목 설명
| 전압 | 수백 V ~ 수만 V |
| 전류 | 수 A ~ 수십 A |
| 지속 시간 | 수 ns ~ 수 μs (매우 짧음) |
| 에너지 | 낮지만, 속도가 너무 빨라 파괴력이 있음 |
→ 파괴는 전력(P)보다 **전류 밀도와 전압 급상승 속도(dV/dt)**에 의해 주로 발생합니다.
🛠️ ESD 보호 설계 방법
방법 설명
| 클램프 회로 | 전압이 임계치 이상일 때 전류를 우회시킴 (다이오드, Zener 등) |
| TVS 다이오드 | 정전기 유입 시 빠르게 반응하여 전압을 제한 |
| 레이아웃 최적화 | ESD 경로 확보, 보호소자 배치 |
| 온보드 필터링 | 시리즈 저항, 커패시터 등을 활용한 전류 감쇄 |
| 제조 공정 중 보호 | 공정 단계별 접지, 이온 발생기 설치 |
| 인증 시험 | HBM, MM, CDM 등 ESD 내성 시험 수행 |
🧪 실제 적용 예시
분야 적용 사례
| 모바일 기기 | 터치스크린, USB 포트 보호용 ESD 다이오드 |
| 반도체 테스트 | IC 핀 손상 방지를 위한 방전 경로 설계 |
| 산업용 제어장치 | 외부 접점에서 유입되는 ESD 보호 필터 |
| 자동차 전장 | CAN/LIN 통신 회선에 ESD 보호 회로 탑재 |
📘 반도체 산업에서의 중요성
- 반도체 집적도가 높아질수록 산화막 두께는 더 얇아지고, ESD 내성은 낮아짐
- 특히 IoT 센서, 웨어러블, 모바일 기기는 사용자 접촉이 많아 위험 ↑
- 공정 단계뿐 아니라 물류, 포장, 사용 환경 전반에 걸친 보호 설계가 중요
✍️ 응용정보기술사형 서술 예시
"CMOS 이미지 센서 설계 과정에서 정전기 방전에 의한 게이트 산화막 파손 문제가 발생하였다. 이를 해결하기 위해 ESD 보호 회로(디퓨즈드 N-well 클램프 구조)를 삽입하고, IO 핀에 TVS 다이오드를 추가하여 정전기 전류를 우회시켰다. 이후 HBM(Human Body Model) 기준 2kV 이상의 내성 확보가 가능해졌으며, 양산 품질 신뢰도를 향상시킬 수 있었다."
→ 원인 → 메커니즘 → 대응책 → 효과 흐름으로 기술하면 높은 점수를 받을 수 있습니다.
📋 시험 대비 요약 정리
항목 내용
| 정의 | 정전기 방전으로 인한 반도체 회로 손상 |
| 주요 원인 | 접촉/마찰 전하 축적 → 급속 방전 |
| 고장 메커니즘 | 게이트 산화막 파괴, 접합 항복, 금속 용해 등 |
| 보호 기술 | 클램프 회로, TVS 다이오드, 레이아웃 최적화 |
| 시험 방법 | HBM, CDM, MM 등의 ESD 내성 인증 |
| 대응 관점 | 설계, 공정, 테스트, 사용 환경 전반의 관리 필요 |